主题：漫漫器材发烧路之音响篇之二十一: jitter 对解码后的模拟输出的影响的测试 [主题管理员:fumac]
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在无忌上这段时间不少人在讨论jitter
很多朋友一概否定jitter 是无所谓，
也有很多朋友认为这个玩意就是音响业的商业花样，骗钱的！大忽悠！蒙小白！
其实抖动在技术界别是毫无疑问的，里面测试手段，数学模型都非常明确，早就定性定量了
抗抖动技术是dac最重要的技术之一，是保证低失真（特别是高频）低噪音解码的基本条件
其实没有什么好争论的
本着无测试，不说话的基本信条，我一直很少吭声
更何况我是js！骗子！东西太贵! 我就更不能说话了
昨天一个好友带着阿婆姐的专业IO过来做测试
我忽然就想到个办法，怎么呈现jitter 对模拟信号的直观影响
在我发布各种测试图之前，大家先看看这个帖子
https://forum.xitek.com/thread-1559190-1-1-1.html
整理图片中
测试仪器：德国罗德与施瓦茨 出品的 R&S UPV 音频分析仪 带jitter分析插件
http://www_rohde-schwarz_com_cn/download.php?id=59
测试对象： apogee symphony-io 多通道adc+dac
http://www_apogeedigital_com/support/symphony-io
测试地点： FumacLAB 二楼开发中心（这句纯粹装B)
其实这次的测试初衷是为了订正 apogee symphony-io 的数值音量是否足够好而做，
顺带测试了一下jitter 的影响。
感谢※※友从东莞带机器过来玩
apogee symphony-io 的数值音量是否足够好的结果将在这个帖子公布
https://forum.xitek.com/thread-1199706-1-1-1.html
下面三个图分别输入 192k24bit的0dbfs 数字信号 50hz 1k 7k
然后测定他们的失真，失真水平均在 0.0005%~0.0006%左右
虽然没到模拟极限水平，但是失真已经非常非常低
而且高中低频的失真水平一致，按照这个推测，他的抗抖动能力非常不错
比他家的 duet 好太多太多了
下图 apogee symphony-io @50hz 0dbfs
apogee symphony-io @1khz 0dbfs
1khz的时候，二次谐波高了点点，所以比低频失真高一些
apogee symphony-io @7khz 0dbfs
对于1k信号而言，7k 因为在带内只计算了3次谐波（14k 21k ），
所以也会低点，实际上二次谐波比1k的二次谐波高
总体而言，这个dac是非常不错的
无论是听感还是数据都令人愉悦
这个是后来在视听室对比试听的照片
测试仪器：德国罗德与施瓦茨 出品的 R&S UPV 音频分析仪 带jitter分析插件
这个仪器有jitter插件之后（光这个插件花了1万多，就一个软件串码）
可以在输出的数字信号上加上不同频率不同强度的抖动
用于分析dac本身内部设计的抗抖动能力
他可以模拟不同的抖动形式，比如随机的，固定的干扰，长线引起的抖动等等等等
这次我们就添加了一个200hz 300ps的抖动进去
看看失真和fft有何变化
看下图：
数字上失真还是保持 0.0005%很低的失真
但是对比以上的频谱各位可以发现：
1.F0 是1k的测试信号
2.F3 是2k的谐波失真，以上都是正常的范围，和之前的频谱一致
3. F1 是800hz F2 是1.2kHz 这里产生了两个个多余的波形
这两个多余的波形就是 200hz 的抖动信号产生的
也就是说，抖动，直接可以在频谱里面看到他的影响，
如果抖动频率是随机，影响就是随机的
抖动的频率是多少，就会和主频率形成一个互调关系，会产生一个系列的加减频率出来
800hz=1000Hz-200Hz
1.2k=1000Hz+200Hz
如果音乐越丰富，比如管弦乐齐奏，等，所产生的差频就会越多。也就是会产生脏的感觉
谐波失真是和频率倍数产生关系的，比如二次，三次谐波都是呈现倍数关系
但是这个抖动产生的失真却是产生非倍数关系
会有各种古怪的频率无厘头不定时随机的出现
这种频率和主频没倍数关系，所以会产生极度不和谐的感受
这或者就是所谓的数码声了
我们再做一个测试，看看加大抖动的强度，会出现什么影响
上一个图是在jitter 上面加上了 200hz 300ps的抖动信号
这个图我们把强度大家 1000ps 保持200hz不变
看看jitter的强度和信号的强度成什么关系
看本图
对比上图，我们很明确的发现了 jitter抖动的强度直接反映在产生极不和谐的差频的强度上面
失真直接从0.0005%变化到0.01%，差了10个db 一个数量级
细究实际不止（这个跟测试仪器的设计有关，不影响定性就不深入讨论了）
也就是说，越大的抖动引起的脏感越强烈
这就是为什么数字界面要做到超低抖动的原因了
因为这个抖动直接影响到最后解码输出模拟信号的质量
抖动强度越大，质量越差，频率越丰富质量越差
这也是为什么数字传输线也要良好的屏蔽了
致此，各位应该知道抖动怎么影响我们的听感了吧
@IBMA31 提供的资料，同样证明了抖动就是所谓数码声的元凶
本帖最后由 fumac 于 2016-3-23 23:29 编辑
很多朋友一概否定jitter 是无所谓，
也有很多朋友认为这个玩意就是音响业的商业花样，骗钱的！大忽悠！蒙小白！
其实抖动在技术界别是毫无疑问的，里面测试手段，数学模型都非常明确，早就定性定量了
抗抖动技术是dac最重要的技术之一，是保证低失真（特别是高频）低噪音解码的基本条件
其实没有什么好争论的
本着无测试，不说话的基本信条，我一直很少吭声
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https://forum.xitek.com/thread-1559190-1-1-1.html
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测试地点： FumacLAB 二楼开发中心（这句纯粹装B)
其实这次的测试初衷是为了订正 apogee symphony-io 的数值音量是否足够好而做，
顺带测试了一下jitter 的影响。
感谢※※友从东莞带机器过来玩
apogee symphony-io 的数值音量是否足够好的结果将在这个帖子公布
https://forum.xitek.com/thread-1199706-1-1-1.html
然后测定他们的失真，失真水平均在 0.0005%~0.0006%左右
虽然没到模拟极限水平，但是失真已经非常非常低
而且高中低频的失真水平一致，按照这个推测，他的抗抖动能力非常不错
比他家的 duet 好太多太多了
下图 apogee symphony-io @50hz 0dbfs
1khz的时候，二次谐波高了点点，所以比低频失真高一些
对于1k信号而言，7k 因为在带内只计算了3次谐波（14k 21k ），
所以也会低点，实际上二次谐波比1k的二次谐波高
无论是听感还是数据都令人愉悦
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这个仪器有jitter插件之后（光这个插件花了1万多，就一个软件串码）
可以在输出的数字信号上加上不同频率不同强度的抖动
用于分析dac本身内部设计的抗抖动能力
他可以模拟不同的抖动形式，比如随机的，固定的干扰，长线引起的抖动等等等等
这次我们就添加了一个200hz 300ps的抖动进去
看看失真和fft有何变化
看下图：
但是对比以上的频谱各位可以发现：
1.F0 是1k的测试信号
2.F3 是2k的谐波失真，以上都是正常的范围，和之前的频谱一致
3. F1 是800hz F2 是1.2kHz 这里产生了两个个多余的波形
这两个多余的波形就是 200hz 的抖动信号产生的
也就是说，抖动，直接可以在频谱里面看到他的影响，
如果抖动频率是随机，影响就是随机的
抖动的频率是多少，就会和主频率形成一个互调关系，会产生一个系列的加减频率出来
800hz=1000Hz-200Hz
1.2k=1000Hz+200Hz
如果音乐越丰富，比如管弦乐齐奏，等，所产生的差频就会越多。也就是会产生脏的感觉
谐波失真是和频率倍数产生关系的，比如二次，三次谐波都是呈现倍数关系
但是这个抖动产生的失真却是产生非倍数关系
会有各种古怪的频率无厘头不定时随机的出现
这种频率和主频没倍数关系，所以会产生极度不和谐的感受
这或者就是所谓的数码声了
我们再做一个测试，看看加大抖动的强度，会出现什么影响
上一个图是在jitter 上面加上了 200hz 300ps的抖动信号
这个图我们把强度大家 1000ps 保持200hz不变
看看jitter的强度和信号的强度成什么关系
看本图
失真直接从0.0005%变化到0.01%，差了10个db 一个数量级
细究实际不止（这个跟测试仪器的设计有关，不影响定性就不深入讨论了）
也就是说，越大的抖动引起的脏感越强烈
这就是为什么数字界面要做到超低抖动的原因了
因为这个抖动直接影响到最后解码输出模拟信号的质量
抖动强度越大，质量越差，频率越丰富质量越差
这也是为什么数字传输线也要良好的屏蔽了
致此，各位应该知道抖动怎么影响我们的听感了吧
@IBMA31 提供的资料，同样证明了抖动就是所谓数码声的元凶
IBMA31 发表于 2016-3-22 22:07
建议读一下Stereophile的著名Jitter 测试文章：
http://www_stereophile_com/features/368/#8Gf77hsG2UtYFS5R.97
这是1993年的文章。业界早就有共识，所谓“数码声”的重要来源，就是数据流里面的Jitter ：
Clearly, jitter in the data stream driving a digital processor is audible—and a significant contributor to "digital sound."
本帖最后由 fumac 于 2016-3-23 23:29 编辑
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水牛 发表于 2016-03-31 03:04我把讨论的内容从新整理一下。
以便大家嘴里的文科生也看的懂。
首先，我们讨论的是DAC前端系统的抖动是否会被DAC带入到后端的模拟信...
本帖由安卓客户端发布
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非常好，收藏！
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fumac 发表于 2016-3-29 11:44
如果dac本身的抗抖动能力强
那么这些信号是干扰不了的
当然 抗抖动能力再强也有个边界
比如本帖所测试的dac就是260ps
260ps内的抖动对模拟输出部分干扰极低或者说可以忽略
260ps以上开始越来越显现其干扰
也就是说你前端的抖动必须低于260ps
否则就超过他可以处理的边界了
你的dac的边界应该远比260ps宽容吧
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水牛 发表于 2016-3-31 13:55
靠墙想想，几个波的叠加。确实会造成同向干扰的周期变长的。
连中学学的那点物理知识都还给老师。
你是个认真思考的人，互相印证
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fumac 发表于 2016-3-31 11:44
这几个的强度都不一样的，频率不同更不会互相抵消
比如你可以看看这个频谱。可以看到工频干扰的形态
靠墙想想，几个波的叠加。确实会造成同向干扰的周期变长的。
连中学学的那点物理知识都还给老师。
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水牛 发表于 2016-3-31 11:40
不就是同向相加，异向相互抵消吗。
你觉的这些干扰源的相位会正好一致吗。我到觉得干扰源越多，相互抵消的可能性就也越大。
即便同向的2个干扰源叠加，波峰会被整流电路被削平掉。也不是简单的260ps+260ps关系吧。
我的意思是，260ps就是0.046%的误差。这个漂移量对正常的晶振而言，就不应该出现了。
这几个的强度都不一样的，频率不同更不会互相抵消
比如你可以看看这个频谱。可以看到工频干扰的形态
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fumac 发表于 2016-3-31 11:13
水牛整理的不错
我们跟着讨论你提出的疑问
1. 前面我解析了，200hz 并不是个案，工频干扰或者某个固定频率干扰很常见
2. 这个干扰不一定来自晶振。可能来自于电源，可能来自于PLL
3.我现在用的200Hz测试，你刚才也讨论了400hz可能的情况，但是实际上还有50hz 100hz 150hz的干扰
你再想想？会出现什么情况？
不就是同向相加，异向相互抵消吗。
你觉的这些干扰源的相位会正好一致吗。我到觉得干扰源越多，相互抵消的可能性就也越大。
即便同向的2个干扰源叠加，波峰会被整流电路被削平掉。也不是简单的260ps+260ps关系吧。
我的意思是，260ps就是0.046%的误差。这个漂移量对正常的晶振而言，就不应该出现了。
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新手入门了 发表于 2016-3-31 11:32
然后呢？主观听觉感受呢？阀值是多少？最后还得落到主观听觉感受上。
Jitter产生是不可避免的，但是有方法消除的。LZ应该把眼图也贴上来，这个对数字信号是否能还原很重要。
数字信号最后也是通过模拟信号传递的，DAC里如果有钳位电路，晶震精度不至于太差的话，都是可以把数字信号还原出来。
不过前提是源的质量要好。
通常情况下，广电做测试都是源，传输，终端，三个测量点。
最后希望能看到眼图。
每个帖子，我一般只讨论一个问题
这样更清晰，更深入
其他的我会重新开帖
这个帖子其实测试上就是测试最终的结果
包含了你说的源、传输和终端的整体
本帖最后由 fumac 于 2016-3-31 11:37 编辑
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水牛 发表于 2016-3-31 11:04
最后的悬疑点：
fumac模拟的这个jitter，是否具有普遍意义是值得的怀疑的。这点需要跟多的数据支撑。
根据我有限的一点知识得到的感性认识。
我认为现实中是不太可能出现的。以现在的技术，晶振出现连续的0.48%误差的可能性太小了。
这个误差，相当于你买的表，每天会慢了或快了7分钟。
水牛整理的不错
我们跟着讨论你提出的疑问
1. 前面我解析了，200hz 并不是个案，工频干扰或者某个固定频率干扰很常见
2. 这个干扰不一定来自晶振。可能来自于电源，可能来自于PLL
3.我现在用的200Hz测试，你刚才也讨论了400hz可能的情况，但是实际上还有50hz 100hz 150hz的干扰
你再想想？会出现什么情况？
4.晶振的近端相位噪音普遍比远端差太多了，特别是常见的tcxo
fumac 发表于 2016-3-30 21:45
1. 工频干扰是最常见的一个干扰，一旦处理不当或者形成地环路，
这个干扰就变成抖动输出了，而发烧友很多时候处理这个问题的能力很低
我当时考虑过选择50hz 100hz 150hz 200hz 等，就是因为工频干扰。
2. 我后面用的是thd+n来测试
thd+n测试端内部有一个 notch filter 这个filter 很窄，但是衰减很大，所以我选的频率要避开他
一旦落入他的范围，数值就不准确了，200hz离1k相对比较远，比较安全，定量就比较准确了
3.当时哥们带过来的时候时间比较匆忙，所以只测了200hz这个数值。
我计划再测试更多的dac 我在群里和这里都开始征集各种闲置的dac
发给我，我测试并公布测试结果，给各位参考
新的测试我将会把测试实验做的更详细
我在设计新的实验中
本帖最后由 fumac 于 2016-3-31 11:18 编辑
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水牛 发表于 2016-3-30 21:11
刚才在路上想到了。我发现我进入了一个误区。
你的那个设备，是不可能每个周期只对一个clock进行调节的。
你那个jitter频率是200hz，可以认为是一半周期内的所有clock都正向加260ps，另一半周期内的clock都减260ps。
半个周期的时间0.0025秒。24，192K的数据算应该有46080个SPDIF的clock。每个clock偏移260ps，总共偏移量为11980800ps。
这个时间内能传输的数据量是110Bit，算下来是4.6帧。出现4.6帧缓存量的变化，从而调整PLL，是合理的。
这个结果和推测是吻合的。所以你的这个扰动，是连续对46080个clock进行了连续同向的调节，这个数字比我原先设想的要大的多。
这样的话，我们可以推测。如果你吧扰动的频率调整为400hz。抗抖动能力应该提高1倍，即520ps左右。
即扰动频率越高，可以承受的扰动幅度也越大。
那么引出了另外一个话题，200hz的扰动频率典型吗。你选择200hz的依据是什么。
否则你的测试不具备普遍意义。
更正一下110bit是2.3帧，少除了个2。
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lszyc 发表于 2016-3-31 08:11
这是的音频工程行业的主流观点，可以算官方观点，不过研究永动机的人永远会有，也要允许有。
其实是很多人盲目信任道听途说的jitter
有些人直接就说jitter是骗钱用的
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cong1517 发表于 2016-3-31 00:44
数字音频发展这么多年，jitter早就研究烂了，包括jitter的产生原因、人类感知的阈值、抑制方法等等。
主流抖动抑制无非3种：带buffer的reclock、pll（包括联级）、异步升频。理论上第一种可以完全抑制前端的抖动，但从市面的机器来看，没听说那个可以做到与前端无关。
至于jitter对听感的影响，AES早年研究过理论值（不记得准确的数字），随机抖动小于100多ps不可察，带频谱特征的jitter大概是几十ps，但是业界有些人认为要小于30ps甚至更低。prism sound的产品用户手册中甚至说有些听感（jitter引起的）还无法用理论解释
这是的音频工程行业的主流观点，可以算官方观点，不过研究永动机的人永远会有，也要允许有。
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水牛 发表于 2016-3-30 21:11
刚才在路上想到了。我发现我进入了一个误区。
你的那个设备，是不可能每个周期只对一个clock进行调节的。
你那个jitter频率是200hz，可以认为是一半周期内的所有clock都正向加260ps，另一半周期内的clock都减260ps。
半个周期的时间0.0025秒。24，192K的数据算应该有46080个SPDIF的clock。每个clock偏移260ps，总共偏移量为11980800ps。
这个时间内能传输的数据量是110Bit，算下来是4.6帧。出现4.6帧缓存量的变化，从而调整PLL，是合理的。
这个结果和推测是吻合的。所以你的这个扰动，是连续对46080个clock进行了连续同向的调节，这个数字比我原先设想的要大的多。
这样的话，我们可以推测。如果你吧扰动的频率调整为400hz。抗抖动能力应该提高1倍，即520ps左右。
即扰动频率越高，可以承受的扰动幅度也越大。
那么引出了另外一个话题，200hz的扰动频率典型吗。你选择200hz的依据是什么。
否则你的测试不具备普遍意义。
1. 工频干扰是最常见的一个干扰，一旦处理不当或者形成地环路，
这个干扰就变成抖动输出了，而发烧友很多时候处理这个问题的能力很低
我当时考虑过选择50hz 100hz 150hz 200hz 等，就是因为工频干扰。
2. 我后面用的是thd+n来测试
thd+n测试端内部有一个 notch filter 这个filter 很窄，但是衰减很大，所以我选的频率要避开他
一旦落入他的范围，数值就不准确了，200hz离1k相对比较远，比较安全，定量就比较准确了
3.当时哥们带过来的时候时间比较匆忙，所以只测了200hz这个数值。
我计划再测试更多的dac 我在群里和这里都开始征集各种闲置的dac
发给我，我测试并公布测试结果，给各位参考
新的测试我将会把测试实验做的更详细
我在设计新的实验中
本帖最后由 fumac 于 2016-3-30 21:55 编辑
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fumac 发表于 2016-3-30 18:51
没有吹牛啊，260ps以内毫无问题
另外，即使是同一个9018 不同的设计也会导致边界不一样
刚才在路上想到了。我发现我进入了一个误区。
你的那个设备，是不可能每个周期只对一个clock进行调节的。
你那个jitter频率是200hz，可以认为是一半周期内的所有clock都正向加260ps，另一半周期内的clock都减260ps。
半个周期的时间0.0025秒。24，192K的数据算应该有46080个SPDIF的clock。每个clock偏移260ps，总共偏移量为11980800ps。
这个时间内能传输的数据量是110Bit，算下来是4.6帧。出现4.6帧缓存量的变化，从而调整PLL，是合理的。
这个结果和推测是吻合的。所以你的这个扰动，是连续对46080个clock进行了连续同向的调节，这个数字比我原先设想的要大的多。
这样的话，我们可以推测。如果你吧扰动的频率调整为400hz。抗抖动能力应该提高1倍，即520ps左右。
即扰动频率越高，可以承受的扰动幅度也越大。
那么引出了另外一个话题，200hz的扰动频率典型吗。你选择200hz的依据是什么。
否则你的测试不具备普遍意义。 本帖最后由 水牛 于 2016-3-30 21:13 编辑
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水牛 发表于 2016-3-30 18:48
我到不是为了质疑你的测试。
要是你的数据没问题的话，那就只剩下一个理由解析的通了。
那个芯片商吹嘘的DAC内部独立的时钟，压根就是噱头。
DAC实质上还是依据输入信号时钟进行工作的。
否则的话，你那个300ps的扰动，需要数千次才会造成1bit数据在时间上的错位。
1bit的错位就会引起PLL调整吗。显然不可能，就算可能,调整的频率也只有你那个jitter频率的千分之几。
除非对输入时钟进行分频。否则这个扰动的频率应该是低于输入jitter频率的。
没有吹牛啊，260ps以内毫无问题
另外，即使是同一个9018 不同的设计也会导致边界不一样
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fumac 发表于 2016-3-30 18:06
你看到测试结果，测试结果你信我也没办法
而且因果关系也测试出来了
定量也测试出来了
按什么道理都是我的对
我可以保证的告诉你，spdif数据没有出错
我过几天忙完做个测试给你看
用upd 分析 upv这个200hz的抖动信号给你看看
我到不是为了质疑你的测试。
要是你的数据没问题的话，那就只剩下一个理由解析的通了。
那个芯片商吹嘘的DAC内部独立的时钟，压根就是噱头。
DAC实质上还是依据输入信号时钟进行工作的。
否则的话，你那个300ps的扰动，需要数千次才会造成1bit数据在时间上的错位。
1bit的错位就会引起PLL调整吗。显然不可能，就算可能,调整的频率也只有你那个jitter频率的千分之几。
除非对输入时钟进行分频。否则这个扰动的频率应该是低于输入jitter频率的。
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156 帖
水牛 发表于 2016-3-30 17:57
其实我的意思是只要DAC的时钟是独立的，只要它内部有buffer。
哪怕是只有几个bit，理论上就足以消除前端带来的jitter了。
因为只要有buffer，就可以保持PLL一定时间的恒定。
而只有依据buffer量对PLL的调整，才可以说是由前端信号jitter引起的。否则就只有PLL本身的抖动。
很显然，因前端jitter而引起buffer变化，从而对PLL的调整频率，不可能出现800hz/1.2K这种频率。
回过头来，我们是否又有理由怀疑你加的那个jitter,已经造成SPDIF传输的数据出错了confused:。
你看到测试结果，测试结果你信我也没办法
而且因果关系也测试出来了
定量也测试出来了
按什么道理都是我的对
我可以保证的告诉你，spdif数据没有出错
我过几天忙完做个测试给你看
用upd 分析 upv这个200hz的抖动信号给你看看
本帖最后由 fumac 于 2016-3-30 18:09 编辑
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155 帖
fumac 发表于 2016-3-30 17:24
9018内部多少bit缓冲没有公布
我手上找不到
所以我一直有兴趣知道
不过我直接测试出来的结果已经有足够信息
我去处理前端到底需要多小的抖动对模拟不影响了
我迟点系统的测试一次我设计的dac的边界
其实我的意思是只要DAC的时钟是独立的，只要它内部有buffer。
哪怕是只有几个bit，理论上就足以消除前端带来的jitter了。
因为只要有buffer，就可以保持PLL一定时间的恒定。
而只有依据buffer量对PLL的调整，才可以说是由前端信号jitter引起的。否则就只有PLL本身的抖动。
很显然，因前端jitter而引起buffer变化，从而对PLL的调整频率，不可能出现800hz/1.2K这种频率。
回过头来，我们是否又有理由怀疑你加的那个jitter,已经造成SPDIF传输的数据出错了confused:。
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154 帖
lyd838 发表于 2016-3-30 17:36
使用数学模型是有局限性的。按照数学模型可以实现技术的产业化，但不一定能解决所有问题。影响音质的因素太多，仪器都是按数学模型制造的，并没有把所有因素都考虑完全。所以，太过较真容易钻进牛角尖。其实，音响的高保真的最大瓶颈环节仍然不是音源，而是电声转换过程，这方面在材料和工艺上都没有实质性的突破。如今在低通上多下功夫，或许比计较jitter的抖动更来得实惠。
工程上的态度是。能解决一个问题就解决一个问题
不能解决的等以后解决
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153 帖
水牛 发表于 2016-3-30 17:10
就算jitter的抖动方向不一定随机的。
你看看我下面的算法有没错误。
你加入的扰动是200hz的，17881次扰动相当于88.305秒。也就是说你的这个扰动在这88.305秒内全部是同一个方向的，才会造成Buffer内1帧缓存量的变化。你觉的可能吗？或者这个DAC内部的缓存只有几个bit？
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152 帖
水牛 发表于 2016-3-30 17:10
就算jitter的抖动方向不一定随机的。
你看看我下面的算法有没错误。
你加入的扰动是200hz的，17881次扰动相当于88.305秒。也就是说你的这个扰动在这88.305秒内全部是同一个方向的，才会造成Buffer内1帧缓存量的变化。你觉的可能吗？或者这个DAC内部的缓存只有几个bit？
9018内部多少bit缓冲没有公布
我手上找不到
所以我一直有兴趣知道
不过我直接测试出来的结果已经有足够信息
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回复主题： 漫漫器材发烧路之音响篇之二十一: jitter 对解码后的模拟输出的影响的测试
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