主题：SONY下一代的感光器技术，将另无法性能提升到一个新境界。
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图中红框圈出的部分就是SONY在目前的堆栈式技术上未来短期内要实现的继续的技术进化的要点。
Cu-Cu不是一般的铜接层工艺。 而是指堆栈式CMOS的上下层连接方式。 Cu-Cu是指直接的铜互连。而不是目前的其它家堆栈式的TSV在感光器一侧打洞的穿孔方式。
实际TSV方式的堆栈上下层的连线只能在这一侧穿孔的地方，而穿孔区必须和工作区域的电路分离式设计（打洞不能把电路伤了）。SONY的Cu-Cu互连是可以在整块CMOS任何区域做到上下连接，信号可以在任何区域进行高速传输。而且不用开辟专门的打洞区，本身芯片的尺寸也可以做得很小。
TSV方式，同层的信号必须先传输到TSV打洞连线的一侧，才能完成上下互通互联，因为CMOS最先的感光信号转电信号后是模拟的，在芯片表面传输时有巨大干扰，同时也有传输时间的限制。而SONY的Cu-Cu，同层信号无需再游走到TSV一侧，可以直接和下层实现互联互通。 那么另一个问题也迎刃而解，那就是每一个像素自带一个ADC。
普通的CMOS要做全局快门，像素边必须集成一个存储电荷的继电器，这玩意儿不能感光，会大幅度影响感光器的开口率，所以凡是全局快门的CMOS感光器，其性能必然很低（尤其动态范围和信噪比）。
而SONY的Cu-Cu将彻底解决此问题，它的每个像素都自带一个ADC，ADC不在感光层的像素区，而在Cu-Cu互联的堆栈式下方，不会占用像素区的感光面积。像素区光信号转电信号后直接进ADC转数字进行存储同时曝光，这样就是完完全全的全局堆栈式超高速CMOS感光器了。
什么狗屁机械快门，彻底可以说拜拜了，SONY的Cu-Cu+像素级ADC，将是天生的全局快门感光器，且丝毫不会影响感光器的物理感光性能。 其信号传输速度会比现在的堆栈式感光器快得多。 无论是电子快门还是视频拍摄，再也不会有所谓的果冻。同时因为数据传输速度更快，其对焦、追焦、取景器刷新速度都可以达到一个更空前的水平。
另外由于是直接光电转换后就进入ADC了，CMOS本身将不会再有模拟传输的底噪影响，理论上动态范围和信噪比能做的比现在高得多。
Cu-Cu不是一般的铜接层工艺。 而是指堆栈式CMOS的上下层连接方式。 Cu-Cu是指直接的铜互连。而不是目前的其它家堆栈式的TSV在感光器一侧打洞的穿孔方式。
实际TSV方式的堆栈上下层的连线只能在这一侧穿孔的地方，而穿孔区必须和工作区域的电路分离式设计（打洞不能把电路伤了）。SONY的Cu-Cu互连是可以在整块CMOS任何区域做到上下连接，信号可以在任何区域进行高速传输。而且不用开辟专门的打洞区，本身芯片的尺寸也可以做得很小。
TSV方式，同层的信号必须先传输到TSV打洞连线的一侧，才能完成上下互通互联，因为CMOS最先的感光信号转电信号后是模拟的，在芯片表面传输时有巨大干扰，同时也有传输时间的限制。而SONY的Cu-Cu，同层信号无需再游走到TSV一侧，可以直接和下层实现互联互通。 那么另一个问题也迎刃而解，那就是每一个像素自带一个ADC。
普通的CMOS要做全局快门，像素边必须集成一个存储电荷的继电器，这玩意儿不能感光，会大幅度影响感光器的开口率，所以凡是全局快门的CMOS感光器，其性能必然很低（尤其动态范围和信噪比）。
而SONY的Cu-Cu将彻底解决此问题，它的每个像素都自带一个ADC，ADC不在感光层的像素区，而在Cu-Cu互联的堆栈式下方，不会占用像素区的感光面积。像素区光信号转电信号后直接进ADC转数字进行存储同时曝光，这样就是完完全全的全局堆栈式超高速CMOS感光器了。
什么狗屁机械快门，彻底可以说拜拜了，SONY的Cu-Cu+像素级ADC，将是天生的全局快门感光器，且丝毫不会影响感光器的物理感光性能。 其信号传输速度会比现在的堆栈式感光器快得多。 无论是电子快门还是视频拍摄，再也不会有所谓的果冻。同时因为数据传输速度更快，其对焦、追焦、取景器刷新速度都可以达到一个更空前的水平。
另外由于是直接光电转换后就进入ADC了，CMOS本身将不会再有模拟传输的底噪影响，理论上动态范围和信噪比能做的比现在高得多。
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西区苛刻 发表于 2018-8-21 15:42
图中红框圈出的部分就是SONY在目前的堆栈式技术上未来短期内要实现的继续的技术进化的要点。
Cu-Cu不是一般的铜接层工艺。 而是指堆栈式CMOS的上下层连接方式。 Cu-Cu是指直接的铜互连。而不是目前的其它家堆栈式的TSV在感光器一侧打洞的穿孔方式。
实际TSV方式的堆栈上下层的连线只能在这一侧穿孔的地方，而穿孔区必须和工作区域的电路分离式设计（打洞不能把电路伤了）。SONY的Cu-Cu互连是可以在整块CMOS任何区域做到上下连接，信号可以在任何区域进行高速传输。而且不用开辟专门的打洞区，本身芯片的尺寸也可以做得很小。
TSV方式，同层的信号必须先传输到TSV打洞连线的一侧，才能完成上下互通互联，因为CMOS最先的感光信号转电信号后是模拟的，在芯片表面传输时有巨大干扰，同时也有传输时间的限制。而SONY的Cu-Cu，同层信号无需再游走到TSV一侧，可以直接和下层实现互联互通。 那么另一个问题也迎刃而解，那就是每一个像素自带一个ADC。
普通的CMOS要做全局快门，像素边必须集成一个存储电荷的继电器，这玩意儿不能感光，会大幅度影响感光器的开口率，所以凡是全局快门的CMOS感光器，其性能必然很低（尤其动态范围和信噪比）。
而SONY的Cu-Cu将彻底解决此问题，它的每个像素都自带一个ADC， ...
楼主您好，我是十几年前的SNOY707用户了，后来一直都没有用过SONY的相机，对它的了解也很少，似乎SONY的相机型号也很多，看来看去都有点晕乎乎的，现在想重入S门，目的主要是街拍、人文，目前除了A9以外，SONY的哪款相机的技术最先进？谢谢。
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虎朋狗友 发表于 2018-9-11 08:24
大法的APS-C, MFT全域快门CMOS已经发布，全幅应该不远了。当然如果别家的无反太落后大法牙膏也可以慢慢挤。
这是对画质要求最低的工业自动化监控用途的。这种CMOS想应用于画质取向的相机感光器是不可能的。这样的全局快门完全是为了全局而全局，画质损失太大。
只有基于堆栈式的DBI基础的全局快门才不会损失画质。那样的全局面快门才有意义（比如SONY身价超百万的超高端摄像机HDC-4800那种感光器的全局快门，堆栈式DBI技术的全局快快门）。
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大法的APS-C, MFT全域快门CMOS已经发布，全幅应该不远了。当然如果别家的无反太落后大法牙膏也可以慢慢挤。
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等待 发表于 2018-8-23 08:41
手机上不太需要这种技术的产品吧。而且手机要求把摄像头模组做小做薄，芯片堆叠成三明治的方式对做薄没什么帮助。平摊大饼式还简单些。
文章中说的全局快门，高速什么的特性，静态摄影也都用不上，摄像机才是最需要这些特性的。
手机当然也需要，主流手机现在都是堆栈摄影+自动对齐，高速+大缓存是高端手机的刚需
手机上摄像头模组尺寸最大的瓶颈现在已经是镜头而不是CIS了，而且手机上是对面积的要求更高，摄像头可以凸出，但是占地太多的话就会影响主板和电池，所以你看到iPhone X甚至直接把主板都堆栈了
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等待 发表于 2018-8-23 08:41
手机上不太需要这种技术的产品吧。而且手机要求把摄像头模组做小做薄，芯片堆叠成三明治的方式对做薄没什么帮助。平摊大饼式还简单些。
文章中说的全局快门，高速什么的特性，静态摄影也都用不上，摄像机才是最需要这些特性的。
动态摄影现阶段到是没有静态摄影对高速化要求强烈。
无反时代，主感光器的对焦、追焦、高速取景刷新； 高速无果冻的电子快门、 高像素下的高速连拍等等才是最需要感光器高速读取的技术阵地。
而真正专业的摄像机（比如体育转播的EFP、影视创作的摄影机）通常对自动对、追焦是没有要求的（高端的清一色全部是手动对焦）。所以实际对高速化没有无反照相机来得那么渴望。 仅仅是刷摄像机的帧率的话，足够就差不多了，并不需要高速到什么程度。
真正对高速化最大需求的，还是无反的对焦、追焦、高像素的连拍需求才是这真正高速应用的地方。
另外SONY的Cu-Cu 堆栈式的像素级ADC另一个好处是，ADC对应像素后，它的工作频率可以降得非常低， 理论上其对功耗的控制要比传统ADC架构的感光器高速化以后容易的多。
SONY 发布的样品是146万像素，14Bit下，660帧。 16.08 x 12.73mm尺寸。功耗只有600mw。由于是初代的样品，像素做的比较低。但随着技术成熟，理论上其它不变，你做到 1,460万像素，14Bit，66帧的数据量和功耗与样品是一模一样的（同理，你做到2,920万像素，14Bit，33帧的数据量和功耗与样品也是一模一样的）。这个低功耗的控制能力相对专业摄像机不是迫切的，而对于巴掌大机身的照相机却是迫在眉睫的（尤其照相机的超采样下的视频拍摄功耗控制那是现在要刻不容缓克服的最大技术难点）。
我找了块尺寸要小得多的感光器做个参考， cmosis（也就是徕卡之前的CMOS的供应商，前比利时赛普拉斯独立出去的专业感光器开发团队）做的2/3英寸（尺寸比SONY这块样品16.07 x 12.73mm要小得多的多），200万像素（像素水平和SONY样品类似），340帧（帧率为SONY样品的一半）。 在340帧下量化精度最高只有10Bit（而SONY是660帧14Bit）。
cmosis这样一块2/3英寸的200万像素，10Bit，340fps的产品，其功耗竟然也达到了600mw。 从这里就不难看出，SONY的像素级ADC对功耗的控制有多优秀了。
http://www_cmosis_com/products/product_detail/cmv2000 本帖最后由 西区苛刻 于 2018-8-23 10:34 编辑
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melfes 发表于 2018-8-22 23:30
对于相机这种像素尺寸有4um的当然足够了，手机上那种就不够了
像素级ADC本来就不需要高速，一个16bit的ADC在10Mhz控制下整个转换过程只需要13.1ms，14bit只需要1/4，如果后续IO没有瓶颈的话你想想看能刷多块
手机上不太需要这种技术的产品吧。而且手机要求把摄像头模组做小做薄，芯片堆叠成三明治的方式对做薄没什么帮助。平摊大饼式还简单些。
文章中说的全局快门，高速什么的特性，静态摄影也都用不上，摄像机才是最需要这些特性的。
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等待 发表于 2018-8-22 22:49
我觉得还好吧。每个像素的面积，以现在的半导体工艺条件来看，是很大的面积了，我感觉放下一个不太高速的ADC和其周边配套电路应当完全不是问题。而且这么多ADC并行工作，也不需要达到高速。再有为了省电，也应该尽量维持低速。
对于相机这种像素尺寸有4um的当然足够了，手机上那种就不够了
像素级ADC本来就不需要高速，一个16bit的ADC在10Mhz控制下整个转换过程只需要13.1ms，14bit只需要1/4，如果后续IO没有瓶颈的话你想想看能刷多块
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melfes 发表于 2018-8-22 22:42
既然是像素级别的ADC，那ADC肯定要和感光层一样大，现在的问题只有怎么驱动这么多ADC和像素太小放后面不下ADC怎么办
至于成本么，半导体只需要产量上来，均摊成本不需要多少
我觉得还好吧。每个像素的面积，以现在的半导体工艺条件来看，是很大的面积了，我感觉放下一个不太高速的ADC和其周边配套电路应当完全不是问题。而且这么多ADC并行工作，也不需要达到高速。再有为了省电，也应该尽量维持低速。
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等待 发表于 2018-8-22 21:14
TSV是两个独立的芯片封装在一起。
这个新工艺，应该也是类似吧？只是连接两颗芯片的方法有改进。
如果我的理解没错的话，感光层和ADC层之间的距离可能就是微米级，那么ADC层必须做到和感光层一样大。
TSV工艺，也许两层总面积是35mm胶片的120%，具体数字不准，只是打个比方。其中感光层感光部分100%，TSV占5%，ADC层有效面积10%，TSV占5%。
那新工艺的两层总面积就得是200%或者还略多点。这芯片的面积上去，成本也就立马上去了。
既然是像素级别的ADC，那ADC肯定要和感光层一样大，现在的问题只有怎么驱动这么多ADC和像素太小放后面不下ADC怎么办
至于成本么，半导体只需要产量上来，均摊成本不需要多少
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melfes 发表于 2018-8-22 21:52
积分型ADC，ADC这东西不是模拟原件说是还需要后期慢慢调试磨合，流片下来那参数就定死了
谢谢！学习一下。
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等待 发表于 2018-8-22 21:09
这个是啥？指点一下哈~
积分型ADC，ADC这东西不是模拟原件说是还需要后期慢慢调试磨合，流片下来那参数就定死了
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西区苛刻 发表于 2018-8-22 20:43
呵呵，我说面积，你却说对应感光层的adc层的电路面积，我晕！这层即便做得和感光层一样大又如何？它依然是落在感光层下面的，它不会有大于感光层的部分懂？你tsv的话，本身就多出来一坨。再小，它都必须独立到感光层以外预留。这对鼻屎大的摄像头来说，寸土寸金啊，你整个芯片的面积能缩小是实实在在的哦。
TSV是两个独立的芯片封装在一起。
这个新工艺，应该也是类似吧？只是连接两颗芯片的方法有改进。
如果我的理解没错的话，感光层和ADC层之间的距离可能就是微米级，那么ADC层必须做到和感光层一样大。
TSV工艺，也许两层总面积是35mm胶片的120%，具体数字不准，只是打个比方。其中感光层感光部分100%，TSV占5%，ADC层有效面积10%，TSV占5%。
那新工艺的两层总面积就得是200%或者还略多点。这芯片的面积上去，成本也就立马上去了。
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melfes 发表于 2018-8-22 19:55
你这个说法怕是不知道CIS的ADC是single-slope吧....
这个是啥？指点一下哈~
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等待 发表于 2018-8-22 16:49
先说面积的问题。如果是以前的Sensor，12个通道读取的那种，用TSV工艺堆叠的话，Sensor可能要做大一些给TSV部分留空间，但另外的采样/保持和数据传输部分，因为只有12个通道，能做得很紧凑，这部分的面积比起Sensor来说可能会小很多。
新的设计每个Pixel有对应的采保传输等电路，而且上下层要对应的话，那这部分电路，不管实际可能只需要10%的Sensor面积就够，也得做成和Sensor一般大小。不然就不能这么堆叠。这就是我想要表达的意思。
另外每个像素需要单独做校准。这个前面也提过，不再重复了。
所以这种设计成本必定很高。包括芯片面积带来的成本，和测试校准的成本。
呵呵，我说面积，你却说对应感光层的adc层的电路面积，我晕！这层即便做得和感光层一样大又如何？它依然是落在感光层下面的，它不会有大于感光层的部分懂？你tsv的话，本身就多出来一坨。再小，它都必须独立到感光层以外预留。这对鼻屎大的摄像头来说，寸土寸金啊，你整个芯片的面积能缩小是实实在在的哦。
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urin1010 发表于 2018-8-21 23:26
sony总是吹在前面，实际成品各种糟糕。
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darkegg 发表于 2018-8-21 16:06
powerjazz也在研发全幅的全域快门cmos。这是个潘多拉魔盒，里面躲着一堆天朝山寨大王，复杂的机械快门是制约山大王的一个痛点。 曲面cmos同样也是个潘多拉魔盒，极大的拉低镜头设计制造的门槛。这些魔盒都打开，日产品牌的好日子就结束了。
机械快门又不是不能买，大家目前都是买的日本第三方厂商的机械快门（CNS都有）
然后，山寨大王们集体出来又如何呢？CMOS不还是得买大法的？大疆的“哈苏”、华为的“徕卡”、还有OVM...哪家不是宣传“采用最新一代IMX叉叉叉CMOS”？？
索尼本来目的就是卖CMOS。。。索尼，不正是日本厂商的代表么
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西区苛刻 发表于 2018-8-22 10:49
我给你举个例子，普通的TSV链接的堆栈式，就好比用订书机的订书针装订起来的书本， 在书本的一侧需要专门的订书针打洞装订的位置。对TSV的感光器来说，这个TSV穿孔的位置区域必须是预留的，不能堆放什么过多的电路。要完全和电路区分开。那么这个留白的“装订区”实际就是资源浪费。但没有办法，TSV穿孔只能这么干。
但SONY的Cu-Cu不需要预留这个穿孔区，在芯片任何设置电路的位置都能进行随意的上下链接。 也就是说SONY的Cu-Cu的铜互连堆栈式结构，把预留穿孔的TSV的区域完全省略掉了。当然其芯片的实际尺寸比一般的堆栈式会来得更小。
实际不单是在任何位置连线，SONY Cu-Cu互连式堆栈结构，它的上层像素区的每一个像素都单独享有一条与下面堆栈层互连的链接线呵呵。这就是牛逼的地方，任何一个像素的数据都能进行实时传输，所以才能实现像素级ADC的数字全局快门结构（一般的感光器即便做成全局快门，它们本质上依然是模拟全局快门，就算全局了以后，信号依然会衰变的。SONY这个全数字全局快门无论怎样，信号都保持稳定。 ...
先说面积的问题。如果是以前的Sensor，12个通道读取的那种，用TSV工艺堆叠的话，Sensor可能要做大一些给TSV部分留空间，但另外的采样/保持和数据传输部分，因为只有12个通道，能做得很紧凑，这部分的面积比起Sensor来说可能会小很多。
新的设计每个Pixel有对应的采保传输等电路，而且上下层要对应的话，那这部分电路，不管实际可能只需要10%的Sensor面积就够，也得做成和Sensor一般大小。不然就不能这么堆叠。这就是我想要表达的意思。
另外每个像素需要单独做校准。这个前面也提过，不再重复了。
所以这种设计成本必定很高。包括芯片面积带来的成本，和测试校准的成本。
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等待 发表于 2018-8-21 23:11
最好能配个图哈，不是太理解这些技术细节。
我给你举个例子，普通的TSV链接的堆栈式，就好比用订书机的订书针装订起来的书本， 在书本的一侧需要专门的订书针打洞装订的位置。对TSV的感光器来说，这个TSV穿孔的位置区域必须是预留的，不能堆放什么过多的电路。要完全和电路区分开。那么这个留白的“装订区”实际就是资源浪费。但没有办法，TSV穿孔只能这么干。
但SONY的Cu-Cu不需要预留这个穿孔区，在芯片任何设置电路的位置都能进行随意的上下链接。 也就是说SONY的Cu-Cu的铜互连堆栈式结构，把预留穿孔的TSV的区域完全省略掉了。当然其芯片的实际尺寸比一般的堆栈式会来得更小。
实际不单是在任何位置连线，SONY Cu-Cu互连式堆栈结构，它的上层像素区的每一个像素都单独享有一条与下面堆栈层互连的链接线呵呵。这就是牛逼的地方，任何一个像素的数据都能进行实时传输，所以才能实现像素级ADC的数字全局快门结构（一般的感光器即便做成全局快门，它们本质上依然是模拟全局快门，就算全局了以后，信号依然会衰变的。SONY这个全数字全局快门无论怎样，信号都保持稳定。 本帖最后由 西区苛刻 于 2018-8-22 11:01 编辑
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西区苛刻 发表于 2018-8-21 19:56
呵呵，现在的cmos电信号放大是模拟的，模拟信号再传输，若不同步将产生异步的读出噪声，且传输过程模拟信号极易受干扰。像素做高，帧率做快才是对像素同步的工艺极大的考验。而像素级adc，你电信号直接进adc转数字后存储，可以控制完全同步的曝光时间。反而简化了前端一致性的要求。
像素级adc实际Sony做已经有基础了，因为sony的CMOS本身就是片上列阵ADC结构，本身adc的数量就是别家的几百倍呵呵。现在只是凭借Cu-Cu的堆栈结构再把adc的数量放大到每个像素配一个。实际难点其实是对应的像素尺寸必须大于adc+配套电路，否则就无法做到严格的像素和adc对应结构。换言之考验的是adc+配套电路的集成水平。
电路做得占地面积小很困难，要占地多还是容易的，边上多布点空※※域也就是了。像素面积相对还是很大的，超过ADC+配套电路，这个我觉得不是问题。
但不同的像素本身就有所不同，ADC也会不同，要逐一校准以实现同样的光电响应曲线，这得花多少时间啊。想象一下吧，如果是12路ADC并行的话，校12个ADC就完了。1200个ADC就得校1.2K次。如果是40M个ADC，OMG，时间得花多久？
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西区苛刻 发表于 2018-8-21 19:37
它的体积肯定比现有堆栈式小。因为不用像现有堆栈式那样开辟单独的TSV穿孔区。
最好能配个图哈，不是太理解这些技术细节。
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