yefeiran811109 发表于 2019-2-11 19:47
我还以为索尼营业额超过感动了呢？ 索尼加油吧+！

西区苛刻 发表于 2019-2-11 16:59
瓶颈就是IO总线接口的传输速度，ADC有什么压力，堆栈式，ADC的速度可以无休无止的通过堆栈ADC的数量瞬间就※※※※哈哈哈！

a9那每列12个ADC，一共6、7万个，片内的交换速度是接近60Gbps呵呵（所以弄了个大DRAM），限制它的就是那个8通道每通道2.37Gbps的传输带宽而已。

更往前面推，2015年6月，SONY推出的第一个1英寸堆栈式感光器的RX100 IV知道不？ 那个1英寸的堆栈底，已经是每列8个ADC了， RX100 IV的采样数据速度已经是超25Gbps了（不知比三母猩的NX1快到哪里去咯；RX100 IV限制它的也是IO总线）

SONY推出的像素级ADC的样品146万个ADC，14Bit，660fps，总功耗才740mw，其ADC规模是现有普通感光器的1000倍！ 功耗大幅上升了吗？没有！！！

不刀不舒服斯基 发表于 2019-02-11 08:52

索尼主要是手机CMOS这一块盈利牛吧

righthero 发表于 2019-2-11 14:13
ADC都有缓存，SRAM，这个很容易达到2000gbps。你adc 1ms果冻都没事，20张每秒，50ms一张时间内我慢慢传到总线，总共数据就那么多，第二个50msADC转换下一张照片数据，即使我1ms就转换完了。
2400万像素，24MB 乘以 3大约是72MB静态缓存，成本太高，电脑处理器也就10MB, 也有可能是瓶颈。不可能花这么高的代价。总算明白了。学习了。谢谢！
貌似可以用便宜 慢的动态缓存，估计还是有瓶颈的。
72MB静态缓存需要4亿左右场效应管来实现，貌似成本太高了。三星做这个很轻松，16GB内存 集成128亿场效应管卖1000元，也就30元成本。
除此外高速ADC 速度和发热也是不可避免的瓶颈。

righthero 发表于 2019-2-11 11:42
一列12个ADC怎么一起工作，如果是一列1200像素，不是分段12段各个处理100像素，还是12个ADC共同处理1200像素中的每一个像素？怎么实现？

西区苛刻 发表于 2019-2-11 13:29
所谓非所答，满嘴跑火车，一本正经的胡说八道。

a9要保持6ms的果冻（而且a9的6ms果冻是在14Bit下得到的，12Bit下更短），不管你怎么处理，以它2400万/14Bit像素的规模，你必须拥有超过50Gbps的内部数据交换吞吐量才能实现。否则6ms的果冻是根本不可能做到的，这个基本概念你滴明白？！

西区苛刻 发表于 2019-2-11 13:01
我问你个最简单的问题：a9的感光器在拍照的20fps连拍模式下（这时候20fps和连续60fps的AE/AF等等所有数据交换是加在一起同时在发生的），它的果冻读取时间1/160s（也就是6毫秒）是确定的对吧？

既然这6毫秒的读出时间是确定的，请问：你感光器内部的交换数据规模要保持多大才能达到6ms的读出时间啊？

righthero 发表于 2019-2-11 11:42
一列12个ADC怎么一起工作，如果是一列1200像素，不是分段12段各个处理100像素，还是12个ADC共同处理1200像素中的每一个像素？怎么实现？
a9 2400万像素全采样12比特拍照 20帧/秒，最大16：9 约2000万像素 是30帧每秒，如果视频也是12比特，2400*20 小于 2000*30 索尼有病呀，多花钱去堆DRAM缓存，增加没有意义的处理器存储器资源。
视频目前只需要8bit，通过给ADC设置不同等级的参考电压也可以实现8比特 log曲线，16比特要比8比特采样多耗一倍的电不算，还要浪费宝贵的瓶颈带宽和主板上的处理器缓存等资源，索尼再傻也不能这么干的。

另外a9是60fps每三帧AE/AF，索尼不傻 不可能全像素，（甚至8比特采样都不需要）根本不现实，索尼牺牲相位对焦点到独立ADC再到对焦处理器，另外拍照时显示屏是rgb红绿蓝1080P都不到，根本没必要也不可能全像素采样60P，抽取像素就行。视频应该是30P取景器就是30帧，相位对焦点是独立被牺牲出来的例外。

到此为止，我还是去看医生去了。 ...

righthero 发表于 2019-2-11 12:21
这种机器完全不用考虑微单传感器上的ADC功耗，可以放开干，10个ADC并行个人猜测极限的情况下可能会有锯齿果冻，虽然很轻微。

西区苛刻 发表于 2019-2-11 12:09
a9的每列像素配置 12个的ADC结构是源自于SONY超高速摄像机HDC-4800的CMOS（4K/14Bit/480fps）。那个Super-35mm的感光器，每列配备10个ADC。 所有的ADC通过堆栈式结构在感光器的电路外侧的上部，各堆栈了一个小山包（里面堆栈了几万个ADC）。这两块感光器是基本前后脚开发，前后脚发布的，HDC-4800是2016年4月NAB大展时发布， a9是2017年4月发布（刚好差一年）。

两块感光器的结构类似，都是90nm感光层+65nm逻辑层（a9的只不过加入了DRAM），HDC-4800没有DRAM，在拍摄超高速的4K/14Bit/480fps的视频时，其每列10个ADC是并行高速处理（一共几万个ADC），HDC-4800的传输信道是16个Super-SLVS-EC（每信道是：4.752Gbps，一共16个76Gbps，几万个ADC并行处理的数据是实时通过这76Gbps的带宽，直接传输到片外，所以没有配备DRAM，人家是大力出奇迹）。

a9的ADC工作模式和HDC-4800是一模一样的，只不过a9的传输带宽不够（8通道的，每通道2.37Gbps的SLVS-EC），所以才加了缓存。  不加缓存，把信道扩充到HDC-4800那么大，那a9的感光器就是一块全画幅版的HDC-4800了呵呵     有足够的功耗利用，要什么缓存？缓存是因为无法给予那么大的传输信道折衷的办法。

另外多说一句：HDC-4800全速读取是全局 ...

righthero 发表于 2019-2-11 11:42
一列12个ADC怎么一起工作，如果是一列1200像素，不是分段12段各个处理100像素，还是12个ADC共同处理1200像素中的每一个像素？怎么实现？
a9 2400万像素全采样12比特拍照 20帧/秒，最大16：9 约2000万像素 是30帧每秒，如果视频也是12比特，2400*20 小于 2000*30 索尼有病呀，多花钱去堆DRAM缓存。
视频目前只需要8bit，通过给ADC设置不同等级的参考电压也可以实现8比特 log曲线，16比特要比8比特采样多耗一倍的电，还要浪费带宽，索尼再傻也不能这么干的。

另外a9是60fps每三帧AE/AF，索尼不傻 不可能全像素，（甚至8比特采样都不需要）根本不现实。

西区苛刻 发表于 2019-2-11 11:11
你去看看医生吧。 a9在拍照的时候每列的12个ADC是一起工作的懂不？所以它当然读出速度快（真正吃读出速度的还不是20fps的图像生成，a9是60fps每三帧AE/AF，然后获取一帧进行输出，得到的20fps的连拍），读出的数据没法传输，DRAM先存着。

还有没有哪家的糯智的感光器在初始阶段的量化精度就降到8Bit的。  视频采样，感光器本身量化精度一般都是12Bit，差一点的是10Bit， 所谓的8Bit，那是数据已经通过通道传输到感光器外部后，进入处理器，处理器压缩处理后的结果。

西区苛刻 发表于 2019-2-11 11:11
你去看看医生吧。 a9在拍照的时候每列的12个ADC是一起工作的懂不？所以它当然读出速度快（真正吃读出速度的还不是20fps的图像生成，a9是60fps每三帧AE/AF，然后获取一帧进行输出，得到的20fps的连拍），读出的数据没法传输，DRAM先存着。

还有没有哪家的糯智的感光器在初始阶段的量化精度就降到8Bit的。  视频采样，感光器本身量化精度一般都是12Bit，差一点的是10Bit， 所谓的8Bit，那是数据已经通过通道传输到感光器外部后，进入处理器，处理器压缩处理后的结果。

righthero 发表于 2019-2-11 10:47
你先搞搞懂，果冻是怎么产生的再说吧。嫑张冠李戴，贻笑大方了。让我更加糊涂了。
照片因为采样深度更深，通常是12-16比特（视频一般是8比特采样就够了，超采也就是最大16:9区域），（拍照是20张/秒连拍 全像素 12比特连拍 比 16:9区 30帧/秒 超采信息量更大）高速连拍时需要更高的数字传输带宽，因为数字带宽有极限，才需要DRAM缓存，否则根本不需要DRAM缓存。
再说一次，果冻是一列像素从下到上一次轮流 在 一个模数adc上 模数转换的总时间。1ms 也可以 40ms也可以（40ms 只能25帧每秒，1/0.04）。1ms 和40ms转换信息量是一样的，反正目前最大也就是30帧16:9区域超采，对数字传输带宽是2把事。
如果不懂，可以虚心请教。不要不懂装懂，当成笑话，还那么执着。

在20fps时也才700mw，a9 据说是 一列像素分12个模数ADC并行处理，视频是会产生让人更不舒服锯齿果冻，所以视频还是一列一个ADC。
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