lyd838 发表于 2016-3-30 13:27
来抬杠了不是？
传输线原理告诉我们，电波在传输线上传输时会产生驻波和反射波，驻波影响波幅也就是传输强度的损耗，反射波则产生 jitter。请你用50欧姆射频线与75欧姆数码线接在转盘和DAC之间进行对比，千万别告诉我没区别。

水牛 发表于 2016-3-30 15:26
你说的，我都了解。你再看看我这一贴里的计算。

我如果没算错的话，1次采样（32位）的buffer，就可以消除1000次左右的300ps的扰动，并且这1000次还是同向累积的。
如果有10块这样的buffer的话，那么按你的算法，当缓存的数据为3，4，5，6，7帧时，就可以不用去调节PLL。也就是正负2.5帧，0.0000567ms。也即差不多2500次的300ps的同向扰动。而实际上，抖动的方向是随机的。所以输入的数据时钟误差，只要累积（注意是累积）不超过这范围内，就可以被完全消除。那么10帧的延迟是多少呢0.227ms。而且是最大的延迟，正常情况下应该是5帧的延迟量。所以我在等fumac回答我这个问题

lyd838 发表于 2016-3-30 15:50
您真没理解fumac实验的意义。

水牛 发表于 2016-3-30 15:26
你说的，我都了解。你再看看我这一贴里的计算。

我如果没算错的话，1次采样（32位）的buffer，就可以消除1000次左右的300ps的扰动，并且这1000次还是同向累积的。
如果有10块这样的buffer的话，那么按你的算法，当缓存的数据为3，4，5，6，7帧时，就可以不用去调节PLL。也就是正负2.5帧，0.0000567ms。也即差不多2500次的300ps的同向扰动。而实际上，抖动的方向是随机的。所以输入的数据时钟误差，只要累积（注意是累积）不超过这范围内，就可以被完全消除。那么10帧的延迟是多少呢0.227ms。而且是最大的延迟，正常情况下应该是5帧的延迟量。所以我在等fumac回答我这个问题

lszyc 发表于 2016-3-30 13:56
我用一个实例来说明吧：

一DAC内有一个buffer，接收来自CD转盘的44.1K 16bits的双声道信号。CD转盘输出数据的平均速度是固定的，但因为有Jitter和时钟误差的原因，速度有小变化，写入buffer的速度有小变化。

DAC内一控制器控制读buffer的主时钟，当Buffer中的数据小于容量25%的，就减慢读的时钟，保证buffer不会变空，当Buffer中的数据大于75%的时候，就加快读的速度，防止buffer溢出。

我们假设读、写 buffer时都以字（word 16bits)进行，每次读一个声道的一个采样，那么读的主时钟是44.1K。

现在假如buffer中的数据小于25%了，要增加读主时钟的速度，那么一次增加多少呢？在数字世界，一切都是数字的，因此一次增加多少是固定的，这个增加的时间要由另外一个核心时钟来控制（主时钟由这个核心时钟分频而来），通过调整除法器和计数器来实现。我们假设核心时钟频率是1G hz，周期是1ns,每一次调整计数器加1，也就是说，每一次调整，Buffer的读时钟周期增加1ns。

如果buffer中的数据大于75%了，发要增加读主时钟的速度，同样的道理，每次调整，最小量是buffer读时钟周期减少1ns。

如果buffer每秒调节10次，我们就相当于给读主时钟加了一个10HZ ，1000ps的确定 jitter。

其实， ...

翻了下S/PDIF通信规范。通信时钟为bit率的2倍。
对于44.1K的音频来说。bit率为44100×2（2声道）×16（16采样）=1411200Bit。不考虑控制信息的情况下，每个Clock为1/（1411200×2）=354308ps。你加的300ps的扰动，如果是加在这个时钟之上的话，扰动率只有0.085%，加上控制信息，算它0.1%好了。对于这个级别的扰动，DAC就抑制不了了吗，有点难以想象啊。按简单的计算，每增加一次采样32Bit的buffer，应该就能抑制1000次这种级别的扰动了。并且这1000次扰动还是同向的。看起来似乎是PLL响应太及时，而不是不足。会不会是因为这个扰动分布不够均匀。比如1秒钟之内全部是正向调整，下1秒全部负向调整。从而造成DAC内部的buffer一直在上溢和下溢2个状态之间变化。

会不会是因为这个扰动分布不够均匀。比如1秒钟之内全部是正向调整，下1秒全部负向调整。从而造成DAC内部的buffer一直在上溢和下溢2个状态之间变化。

lszyc 发表于 2016-3-30 14:45
我听说，有些设计师的绝活，就是测试顶级转盘的Jitter频域分布，然后在数播中模拟这种jitter频谱分布，于是，数播也有hiend味了，不再是白开水了。

楼主也可以做点公益事业麻。

fumac 发表于 2016-3-29 21:38
很多所谓的理性发烧友
他们的理性就认为数字一定没有失真
0101 怎么会有失真？
从最早的cd怎么会有失真，到后来的硬盘文件怎么会有抖动
到异步就可以解决所有问题了！
其中充满的显浅易懂的看上去很科学理性的精神
实际上却是理解不够充分的结果

本帖的意义在于：我跳过大家无法理解的细节比如pll，比如晶振的近端噪音等等
直接展示通过一个极大抖动的spdif 如何影响模拟端输出的测试结果
于是有朋友接受不了了

首贴已经说过，jitter 在业内是很清楚的事情
jitter 影响的几个事：dac输出的底噪，高频失真，等等
各位有兴趣可以去 aes 官网查 jitter 一堆堆的论文

我这个帖子测试的dac 总体是非常优秀的
所有的产品要让他达到最好的状态，是有个界限的
而我要告诉大家这个dac的界限在哪里
所以我用比较直接粗暴的方法把这个界限找出来

水牛 发表于 2016-3-30 13:33
你的这句话我没看明白。或者你没明白我的意思。
Buffer读的周期精度，取决DAC本身的时钟。这个就是DAC采用独立时钟的意义所在。当然这个时钟本身也会有Jitter。增加buffer不是为了消除这个Jitter， 而是为了消除 DA前端系统带来的Jitter，比如那个SPDIF。除非你能证明增加buffer会造成DAC本身Jitter的恶化。如果buffer足够大，就可以使DAC内部的PLL一直处于一个恒定的值，甚至完全不需要PLL。这样DA前端系统的Jitter完全被抑制，最后只有DAC本身的Jitter才会对模拟信号产生影响。

港通沪 发表于 2016-3-27 02:01
你是说“线”产生的传输延迟（时间）会快速地变动吗？把jitter翻译成抖动其实是很形象的，就是快速地变动。

fumac 发表于 2016-3-27 11:16
很简单的逻辑关系，居然很多朋友看不懂

水牛 发表于 2016-3-30 11:55
对于第一个问题，完全可以在芯片内部设置开关项。让用户自己选择是工作在低延迟状态，还是高抗扰状态。
对于第2个问题，DAC之所以需要从SPDIF信号里恢复时钟，其本质还是没有buffer或者buffer偏小。另外CD的读盘，是个物理机构。SPDIF的扰动和这个相比，根本不是一个数量级的。所以CD的内部，必定有一块较大的buffer。
而且现在高级的DAC内部都有独立的时钟。这种情况下DAC的时钟应该不用从SPDIF信号里恢复。DAC的Pll，应该是在DAC内部Buffer偏离正常范围之后才动作的。比如DAC内部的buffer最多可以保存10帧数据。那么正常情况下会缓存5帧左右。当缓存量低于3帧或高于7帧之后，Pll开始介入。所以增加buffer量，绝对是抗jitter的不二法则。

水牛 发表于 2016-3-30 10:52
现有的通信协议，决定了这是不可能的。
但是，如果仅仅面向HIFI。DAC的延迟指标就基本上可以无视，毕竟看个电影，不超过100ms的延迟是察觉不出来。
如果DAC内部有100ms的buffer，什么样的前端Jitter都可以被抑制了。DAC甚至可以不考虑buffer的上溢和下溢，也就没哟PLL的事了。
不知道为什么没有这样的芯片面市。我很怀疑为什么同价位的外置DAC往往会在CD面前败下阵来。很可能就是因为CD可以不用考虑延迟问题，可以将buffer做的更大。

水牛 发表于 2016-3-30 10:52
现有的通信协议，决定了这是不可能的。
但是，如果仅仅面向HIFI。DAC的延迟指标就基本上可以无视，毕竟看个电影，不超过100ms的延迟是察觉不出来。
如果DAC内部有100ms的buffer，什么样的前端Jitter都可以被抑制了。DAC甚至可以不考虑buffer的上溢和下溢，也就没哟PLL的事了。
不知道为什么没有这样的芯片面市。我很怀疑为什么同价位的外置DAC往往会在CD面前败下阵来。很可能就是因为CD可以不用考虑延迟问题，可以将buffer做的更大。

fumac 发表于 2016-3-29 21:48
很简单
两个事情
1.buffer 不够大
2.pll 响应不足

lszyc 发表于 2016-3-30 09:43
这个问题可以从两个方面来理解，都有可能：

一是楼主你开发的DAC确实优秀，时钟处理问题可以“消除”前端来的200ps内的时钟抖动。
二是楼主你开发的DAC，本底jitter干扰就在300ps左右，因此前面来的jitter低于260ps时，被掩没在本底干扰中，这种情况在精密测量工程中是比较常见的。

按我的经验，第二种情况比较多见，但是有一点，300ps的本底干扰，也是很牛B的水平。比如你开发的飞秒USB-SPDIF界面，虽然晶振的水平已经小于1ps的jitter了，但输出SPDIF信号的jitter还是在50-100ps级。